前提として、Verilog ではビット幅を指定しない整数は32ビット幅であると仮定されます。 そして、演算ではビット幅の小さい信号を大きい信号の幅に合わせてから計算が行われます。 したがって、次の例は rp == 8'h00, wp == 8'hff の時、誤動作します。 これまで割り算回路は規模が大きくなったりレイテンシが遅くなると思って避けてきたのですが、どうしても割り算を避けられない計算が必要になったので、XILINXのCoreGenに用意されている割り算IPコアを使ってみることにしました。そのCoreGenのIPコアというのは、Divider Generatorというものです。 VHDL初心者です。質問なのですが…「整数÷整数＝実数」っていう割り算のプログラムを作りたいのですが、誰かわかる方いらっしゃいますか？例えば(0011)÷(0101)=(0.1001)みたいな感じで。ちなみに2進数表示で。いろいろと調べてみたのですが、いまいちわかりません。。お願いします。
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